Ontwikkeld met Ericsson Research, het slice-aware geheugenbeheerschema zorgt ervoor dat veelgebruikte gegevens sneller toegankelijk zijn via de last-level cache of memory (LLC) van een Intel Xeon CPU. Door een sleutelwaardeopslag op te zetten en geheugen toe te wijzen op een manier dat het wordt toegewezen aan het meest geschikte LLC-segment, ze demonstreerden zowel snelle pakketverwerking als verbeterde prestaties van een sleutelwaardearchief. Het team gebruikte het voorgestelde schema om een ​​tool genaamd CacheDirector te implementeren, die Data Direct I/O (DDIO) slice-aware maakt en een conferentiepaper publiceerde, Haal het meeste uit Last Level Cache in Intel-processors, die in het voorjaar werd gepresenteerd op EuroSys 2019.

"Momenteel, een server die 64-byte pakketten ontvangt met 100 Gbps heeft slechts 5,12 nanoseconden om elk pakket te verwerken voordat het volgende arriveert, " zegt co-auteur Alireza Farshin, een doctoraatsstudent bij KTH's Network Systems Laboratory. Maar als gegevens naar de juiste cacheschijf in de CPU worden gerouteerd, het is sneller toegankelijk, waardoor snellere verwerking van meer pakketten mogelijk is, in minder dan 5 nanoseconden.

Data Direct I/O (DDIO) stuurt pakketten naar willekeurige slices, wat verre van efficiënt is. Gezien de huidige niet-uniforme cache-architectuur (NUCA), de oplossing voor cachebeheer is van onschatbare waarde, zegt KTH-professor Dejan Kostic, die het onderzoek leidde.

"In combinatie met de introductie van dynamische headroom in de Data Plane Development Kit (DPDK), de header van het pakket kan in de plak van de LLC worden geplaatst die zich het dichtst bij de relevante verwerkingskern bevindt. Als resultaat, de kern kan sneller toegang krijgen tot pakketten en tegelijkertijd de wachtrijtijd verkorten, " hij zegt.

"Ons werk toont aan dat het profiteren van verbeteringen in de latentie van nanoseconden een grote impact kan hebben op de prestaties van applicaties die draaien op reeds sterk geoptimaliseerde computersystemen. ", zegt Farshin. Het team ontdekte dat voor een CPU met een snelheid van 3,2 GHz, CacheDirector kan tot ongeveer 20 cycli per toegang tot de LLC besparen, wat neerkomt op 6,25 nanoseconden. Dit versnelt de pakketverwerking en vermindert de staartlatentie van geoptimaliseerde Network Function Virtualization (NFV)-serviceketens met een snelheid van 100 Gbps tot 21,5 procent.